Architektura Komputerów/Wykład 6: Jednostka wykonawcza procesora: Różnice pomiędzy wersjami
Nie podano opisu zmian |
Nie podano opisu zmian |
||
| (Nie pokazano 3 pośrednich wersji utworzonych przez tego samego użytkownika) | |||
| Linia 22: | Linia 22: | ||
|valign="top" width="500px"|[[Grafika:ASK_M06_S04.png]] | |valign="top" width="500px"|[[Grafika:ASK_M06_S04.png]] | ||
|valign="top"| | |valign="top"| | ||
... | Modelowy procesor ma możliwość wykonywania instrukcji MIPS w dwóch spośród trzech formatów – R oraz I. W obu formatach występują pola głównego kodu operacyjnego i dwa numery rejestrów. Pozostała część słowa instrukcji jest różna dla obu formatów. | ||
|} | |} | ||
<hr width="100%"> | <hr width="100%"> | ||
| Linia 28: | Linia 28: | ||
|valign="top" width="500px"|[[Grafika:ASK_M06_S05.png]] | |valign="top" width="500px"|[[Grafika:ASK_M06_S05.png]] | ||
|valign="top"| | |valign="top"| | ||
PC – licznik instrukcji | |||
PC_inc – inkrementer licznika instrukcji | |||
IM – pamięć intrukcji | |||
Inc PC – zinkrementowana wartość PC | |||
nextPC – ścieżka zawierająca następną zawartość PC | |||
|} | |} | ||
<hr width="100%"> | <hr width="100%"> | ||
| Linia 40: | Linia 48: | ||
|valign="top" width="500px"|[[Grafika:ASK_M06_S07.png]] | |valign="top" width="500px"|[[Grafika:ASK_M06_S07.png]] | ||
|valign="top"| | |valign="top"| | ||
. | Układ sterujący jest wielowyjściowym układem kombinacyjnym. Generuje on sygnały sterujące wszystkimi częściami procesora. | ||
|} | |} | ||
<hr width="100%"> | <hr width="100%"> | ||
| Linia 46: | Linia 54: | ||
|valign="top" width="500px"|[[Grafika:ASK_M06_S08.png]] | |valign="top" width="500px"|[[Grafika:ASK_M06_S08.png]] | ||
|valign="top"| | |valign="top"| | ||
... | OPC, FUN, Rs, Rt, Rd, offset – pola obrazu binarnego instrukcji. | ||
RdA1, RdA2 – adresy odczytu zestawu rejestrów (numery odczytywanych rejestrów). | |||
WrA – Numer rejestru zapisywanego. | |||
WrD – dane zapisywane do rejstru. | |||
RdD1, RdD2 – dane odczytywane z rejestrów. | |||
Mux_ALU – multiplekser wyboru drugiego argumentu źródłowego. | |||
BrOffset – przemieszczenie skoku. | |||
StoreData - dane zapisywane do pamięci. | |||
|} | |} | ||
<hr width="100%"> | <hr width="100%"> | ||
| Linia 58: | Linia 80: | ||
|valign="top" width="500px"|[[Grafika:ASK_M06_S10.png]] | |valign="top" width="500px"|[[Grafika:ASK_M06_S10.png]] | ||
|valign="top"| | |valign="top"| | ||
... | Br_Add – sumator adresów docelowych skoków. | ||
MUX_BR – multiplekser skoków warunkowych. | |||
ALU – jednostka arytmetyczno – logiczna. | |||
Result – wynik operacji. | |||
Cond – warunek skoku. | |||
DM – pamięć danych. | |||
WrData – dane zapisywane do rejestru. | |||
|} | |} | ||
<hr width="100%"> | <hr width="100%"> | ||
| Linia 72: | Linia 106: | ||
... | ... | ||
|} | |} | ||
<!-- | |||
<hr width="100%"> | <hr width="100%"> | ||
{| border="0" cellpadding="4" width="100%" | {| border="0" cellpadding="4" width="100%" | ||
| Linia 78: | Linia 113: | ||
... | ... | ||
|} | |} | ||
--> | |||
<hr width="100%"> | <hr width="100%"> | ||
{| border="0" cellpadding="4" width="100%" | {| border="0" cellpadding="4" width="100%" | ||
| Linia 186: | Linia 222: | ||
... | ... | ||
|} | |} | ||
<!-- | |||
<hr width="100%"> | <hr width="100%"> | ||
{| border="0" cellpadding="4" width="100%" | {| border="0" cellpadding="4" width="100%" | ||
| Linia 192: | Linia 229: | ||
... | ... | ||
|} | |} | ||
--> | |||
<hr width="100%"> | <hr width="100%"> | ||
{| border="0" cellpadding="4" width="100%" | {| border="0" cellpadding="4" width="100%" | ||
Aktualna wersja na dzień 19:47, 24 paź 2006
|
... |
|
... |
|
... |
|
Modelowy procesor ma możliwość wykonywania instrukcji MIPS w dwóch spośród trzech formatów – R oraz I. W obu formatach występują pola głównego kodu operacyjnego i dwa numery rejestrów. Pozostała część słowa instrukcji jest różna dla obu formatów. |
|
PC – licznik instrukcji PC_inc – inkrementer licznika instrukcji IM – pamięć intrukcji Inc PC – zinkrementowana wartość PC nextPC – ścieżka zawierająca następną zawartość PC |
|
... |
|
Układ sterujący jest wielowyjściowym układem kombinacyjnym. Generuje on sygnały sterujące wszystkimi częściami procesora. |
|
OPC, FUN, Rs, Rt, Rd, offset – pola obrazu binarnego instrukcji. RdA1, RdA2 – adresy odczytu zestawu rejestrów (numery odczytywanych rejestrów). WrA – Numer rejestru zapisywanego. WrD – dane zapisywane do rejstru. RdD1, RdD2 – dane odczytywane z rejestrów. Mux_ALU – multiplekser wyboru drugiego argumentu źródłowego. BrOffset – przemieszczenie skoku. StoreData - dane zapisywane do pamięci. |
|
... |
|
Br_Add – sumator adresów docelowych skoków. MUX_BR – multiplekser skoków warunkowych. ALU – jednostka arytmetyczno – logiczna. Result – wynik operacji. Cond – warunek skoku. DM – pamięć danych. WrData – dane zapisywane do rejestru. |
|
... |
|
... |
|
... |
|
... |
|
... |
|
... |
|
... |
|
... |
|
... |
|
... |
|
... |
|
... |
|
... |
|
... |
|
... |
|
... |
|
... |
|
... |
|
... |
|
... |
|
... |
|
... |
|
... |
|
... |
|
... |
