Architektura Komputerów/Wykład 6: Jednostka wykonawcza procesora: Różnice pomiędzy wersjami
| Linia 22: | Linia 22: | ||
|valign="top" width="500px"|[[Grafika:ASK_M06_S04.png]] | |valign="top" width="500px"|[[Grafika:ASK_M06_S04.png]] | ||
|valign="top"| | |valign="top"| | ||
| − | ... | + | Modelowy procesor ma możliwość wykonywania instrukcji MIPS w dwóch spośród trzech formatów – R oraz I. W obu formatach występują pola głównego kodu operacyjnego i dwa numery rejestrów. Pozostała część słowa instrukcji jest różna dla obu formatów. |
|} | |} | ||
<hr width="100%"> | <hr width="100%"> | ||
| Linia 28: | Linia 28: | ||
|valign="top" width="500px"|[[Grafika:ASK_M06_S05.png]] | |valign="top" width="500px"|[[Grafika:ASK_M06_S05.png]] | ||
|valign="top"| | |valign="top"| | ||
| − | + | PC – licznik instrukcji | |
| + | PC_inc – inkrementer licznika instrukcji | ||
| + | IM – pamięć intrukcji | ||
| + | INc PC – zinkrementowana wartość PC | ||
| + | nextPC – ścieżka zawierająca następną zawartość PC | ||
|} | |} | ||
<hr width="100%"> | <hr width="100%"> | ||
| Linia 40: | Linia 44: | ||
|valign="top" width="500px"|[[Grafika:ASK_M06_S07.png]] | |valign="top" width="500px"|[[Grafika:ASK_M06_S07.png]] | ||
|valign="top"| | |valign="top"| | ||
| − | . | + | Układ sterujący jest wielowyjściowym układem kombinacyjnym. Generuje on sygnały sterujące wszystkimi częściami procesora. |
|} | |} | ||
<hr width="100%"> | <hr width="100%"> | ||
| Linia 46: | Linia 50: | ||
|valign="top" width="500px"|[[Grafika:ASK_M06_S08.png]] | |valign="top" width="500px"|[[Grafika:ASK_M06_S08.png]] | ||
|valign="top"| | |valign="top"| | ||
| − | ... | + | OPC, FUN, Rs, Rt, Rd, offset – pola obrazu binarnego instrukcji. |
| + | |||
| + | RdA1, RdA2 – adresy odczytu zestawu rejestrów (numery odczytywanych rejestrów). | ||
| + | |||
| + | WrA – Numer rejestru zapisywanego. | ||
| + | |||
| + | WrD – dane zapisywane do rejstru. | ||
| + | |||
| + | RdD1, RdD2 – dane odczytywane z rejestrów. | ||
| + | |||
| + | Mux_ALU – multiplekser wyboru drugiego argumentu źródłowego. | ||
| + | |||
| + | BrOffset – przemieszczenie skoku. | ||
| + | |||
| + | StoreData - dane zapisywane do pamięci. | ||
|} | |} | ||
<hr width="100%"> | <hr width="100%"> | ||
| Linia 58: | Linia 76: | ||
|valign="top" width="500px"|[[Grafika:ASK_M06_S10.png]] | |valign="top" width="500px"|[[Grafika:ASK_M06_S10.png]] | ||
|valign="top"| | |valign="top"| | ||
| − | ... | + | Br_Add – sumator adresów docelowych skoków. |
| + | |||
| + | MUX_BR – multiplekser skoków warunkowych. | ||
| + | |||
| + | ALU – jednostka arytmetyczno – logiczna. | ||
| + | |||
| + | Result – wynik operacji. | ||
| + | |||
| + | Cond – warunek skoku. | ||
| + | |||
| + | DM – pamięć danych. | ||
| + | |||
| + | WrData – dane zapisywane do rejstru. | ||
|} | |} | ||
<hr width="100%"> | <hr width="100%"> | ||
Wersja z 21:53, 14 paź 2006
|
... |
|
... |
|
... |
|
Modelowy procesor ma możliwość wykonywania instrukcji MIPS w dwóch spośród trzech formatów – R oraz I. W obu formatach występują pola głównego kodu operacyjnego i dwa numery rejestrów. Pozostała część słowa instrukcji jest różna dla obu formatów. |
|
PC – licznik instrukcji PC_inc – inkrementer licznika instrukcji IM – pamięć intrukcji INc PC – zinkrementowana wartość PC nextPC – ścieżka zawierająca następną zawartość PC |
|
... |
|
Układ sterujący jest wielowyjściowym układem kombinacyjnym. Generuje on sygnały sterujące wszystkimi częściami procesora. |
|
OPC, FUN, Rs, Rt, Rd, offset – pola obrazu binarnego instrukcji. RdA1, RdA2 – adresy odczytu zestawu rejestrów (numery odczytywanych rejestrów). WrA – Numer rejestru zapisywanego. WrD – dane zapisywane do rejstru. RdD1, RdD2 – dane odczytywane z rejestrów. Mux_ALU – multiplekser wyboru drugiego argumentu źródłowego. BrOffset – przemieszczenie skoku. StoreData - dane zapisywane do pamięci. |
|
... |
|
Br_Add – sumator adresów docelowych skoków. MUX_BR – multiplekser skoków warunkowych. ALU – jednostka arytmetyczno – logiczna. Result – wynik operacji. Cond – warunek skoku. DM – pamięć danych. WrData – dane zapisywane do rejstru. |
|
... |
|
... |
|
... |
|
... |
|
... |
|
... |
|
... |
|
... |
|
... |
|
... |
|
... |
|
... |
|
... |
|
... |
|
... |
|
... |
|
... |
|
... |
|
... |
|
... |
|
... |
|
... |
|
... |
|
... |
|
... |
